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Contar realmente, realmente rápido con uno FPGA
durante uno de los muchos de [Michael] foro de debate que se ocultaba las sesiones, él encontraron una discusión sobre la frecuencia contando con uno CPLD. Se preguntaba si podía hacer lo mismo sobre uno FPGA, y qué difícil podria ser contar rates de reloj altos. cuando resulta, es muy difícil con una solución ingenua. Ser a bit mas inteligente convierte la tarea en un cakewalk, con uno FPGA barato estar capaz contar relojes sobre 500 MHz. la disolución más simple para contar un reloj sería contar un reloj por un segundo con un enorme, mostrador de 30 bits. Ésta es una idea terrible: los mostradores largos tienen muchos demora de propagación. También, cualquier muestra tendría que correr por lo menos dos veces tan rápido como la señal de contribución - no una fenomenal idea si usted está contando relojes muy rápidos. la solución es tener la señal de entrada mover un contador muy pequeño - solamente cinco bits - y pruebe el mostrador que usa un reloj más lento on board el FPGA. [Michael] usó un 5 - bit la clave gris , se poniendo libre del problema del "11111 ' hacerlo/serlo" rollover de 00000 ' de un mostrador binario normal. porque [Michael] está usando un reloj 5 bits con 31 bordes probados a 32 MHz, puede probar un reloj 992 MHz en teoría. No hay una oportunidad en infierno del 6 de Spartan sobre su profesional junta de Papilio alguna vez estando capaz medir eso, pero puede medir un reloj 500 MHz, algo que sería imposible sin su bit inteligente de la clave.
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